1. Показать развитие и классификацию однопроцессорных архитектур Архитектура общая функциональная и структурная организация машины, определяющая методы
|
Скачать 0.99 Mb.
|
|
53. ЦУУ микропрограммного типа Микропрограммный принцип управления обеспечивает реализацию одной сложной машинной команды путем выполнения определенной микропрограммы, интерпретирующей алгоритм выполнения данной операции. Совокупность микропрограмм, необходимая для реализации сложных команд ЭВМ, хранится в специальной памяти микропрограмм. Каждая микропрограмма состоит из определенной последовательности микрокоманд, которые после выборки из памяти преобразуются в набор управляющих сигналов. Анализ аппаратурной и микропрограммной реализации устройства управления указывает на зависимость стоимости управления от сложности выполняемых команд. Для простых команд выгодно использовать схемное управление, а для сложных команд – микропрограммное. Однако последнее приводит к увеличению затрат времени на выработку управляющих воздействий. Основным же преимуществом микропрограммного управления является его гибкость, которая позволяет повышать эффективность серийно выпускаемых и эксплуатируемых машин за счет введения новых средств математического обеспечения, использующих дополнительный набор команд и новые функции процессора. Модернизация алгоритмов или реализация дополнительных команд легко осуществляется путем изменения содержимого микропрограммной памяти. 54. Назначение, структура, количество основных функциональных регистров IA-32 1)Основные функциональные регистры - регистры общего назначения - указатель команд; - регистр флагов; - регистры сегментов 2) Регистры процессора обработки чисел с плавающей точкой - регистры данных - регистр тегов - регистр состояния - регистр указателей команд и данных FPU - регистр управления FPU 3)Регистры расширений SSE, SSE2, MMX 4)Системные рагистры: - регистры управления микропроцессора; - регистры системных адресов. 5) Регистры отладки и тестирования. Регистры общего назначения Восемь 32-разрядных регистров предназначены для хранения данных и адресов. Они поддерживают работу с данными разрядностью 1, 8, 16 и 32 бита, битовыми полями длиной от 1 до 32 бит и адресами размером 16 и 32 бита.  Регистры сегментов и дескрипторы сегментов Шесть 16-разрядных сегментных регистров содержат значения селекторов сегментов, указывающих на текущие адресуемые сегменты памяти. С каждым из них связан программно-недоступный регистр дескриптора сегмента. В защищенном режиме каждый сегмент может иметь размер от 1 байта до 4 Гбайт, в режиме реальных адресов максимальный размер сегмента составляет 64 Кбайта. Каждый регистр дескриптора содержит базовый адрес сегмента, 32-разрядный размер сегмента и другие необходимые атрибуты.  Указатель команд 32-разрядный регистр с именем EIP, содержимое которого используется в качестве смещения при определении адреса следующей выполняемой команды. Смещение задается относительно базового адреса сегмента команд. Непосредственно программисту недоступен. Его содержимое изменяется при выполнении команд передачи управления и прерываний.  Регистр флагов 32-разрядный. Его разряды содержат признаки результата выполнения команды, управляют обработкой прерываний, последовательностью вызываемых задач, вводом/выводом и рядом других процедур. 55. Регистры процессора обработки чисел с плавающей точкой 8 80-ти разрядных регистров. При работе FPU образуют кольцевой стек, в котором хранятся числа с плавающей точкой, представленные в формате с расширенной точностью. Регистр тегов FPU содержит 16-разрядное слово, включающее восемь двухбитовых тегов. Каждый тег характеризует содержимое одного из регистров данных. Тег определяет, является ли регистр пустым, или в него введено конечное число или нуль, неопределенное значение . Слово тегов позволяет оптимизировать функционирование FPU посредством идентификации пустых и непустых регистров данных, проверить содержимое регистра без сложного декодирования хранящихся в нем данных.  56. Регистры MMX технологии При реализации ММХ команд регистры данных FPU используются как 64-разрядные регистры ММ0 – ММ7, где могут храниться несколько целочисленных операндов (восемь 8-разрядных, четыре 16-разрядных, два 32-разрядных или один 64-разрядный), над которыми одновременно выполняется поступившая в процессор команда. Регистры SSE расширений восемь 128-разрядных регистров ХММ0–ХММ7, в которых могут храниться несколько вещественных или целочисленных операндов. 57. Переименование регистров Для любого указанного в команде логического регистра выделяется один из физических регистров соответствующего блока регистров замещения, содержащего например 128 регистров. Эта процедура (переименование регистров) позволяет увеличить количество используемых регистров процессора, а также позволяет выполнять команды, в которых задействованы одни и те же логические регистры, одновременно или с изменением их последовательности. 58. Регистровые структуры процессоров x86-64 архитектуры В процессорах x86-64, Intel64 архитектур существующие в х86 регистры общего назначения расширены с 32 до 64 бит и к ним добавлены еще 8 новых 64-разрядных регистров. Также 8 новых 128-ми битных регистров добавлено в блок SSE, что обеспечивает поддержку SSE2. В блоке FPU используются существующие в х87 регистры данных ST (80-разрядные) и 64-разрядные мультимедийные регистры, объединенные в общее пространство с регистрами ST. Регистр указателя команд (RIP) и регистр флагов (RFLAGS) также расширены до 64 разрядов.  59. Регистровые структуры процессоров IA-64 В состав регистровых файлов IA-64 входят: -128 регистров общего назначения GPR (64-разрядных); -128 регистров с плавающей запятой FR (82-разрядных); -128 прикладных регистров (64-разрядных) AR; -64 одноразрядных регистров предикатов PR; - 8 регистров переходов BR (64-разрядных); -не менее 4-х регистров идентификатора процесса CPUID; -счетчик команд IP; -регистр маркера текущего окна CFM, стека регистров и др. GPR0–GPR127 применяются не только для целочисленных операций IA-64; GPR8–GPR31 в режиме IA-32 используются также под целочисленные регистры и регистры селекторов и дескрипторов сегментов IA-32. GPR0–GPR31 - статические регистры , а GPR32–GPR127 – стекируемые. Статические регистры «видны» всем программам. Стекируемые регистры становятся доступными в программной единице через окно стека регистров, включающее локальные и выходные регистры, число которых задается командой alloc. FR0–FR127 также подразделяются на статические (FR0–FR31, причем всегда FR0 = 0.0, FR1 = 1.0) и вращаемые (FR32–FR127). FR8–FR31 в режиме IA-32 содержат числа с плавающей запятой и мультимедийные регистры. Вращение регистров - частный случай переименования регистров. Вращение регистров в IA-64 управляется программно. AR0–AR127 – специализированные. Ряд AR-регистров является фактически регистрами IA-32. AR0–AR7- регистры ядра. Запись в них привилегированна, но они доступны на чтение в любом приложении и используются для передачи приложению сообщений от операционной системы. AR16 (RSC) – регистр конфигурации стека регистров, используемый для управления работой стека регистров IA-64. AR40 (FPSR) – регистр состояния для команд с плавающей запятой IA-64. PR0–PR63- одноразрядные, в них помещаются результаты выполнения команд сравнения. Обычно эти команды устанавливают сразу два соседних регистра PR в состояния «1» – истина, «0» – ложь или наоборот в зависимости от значения условия. Такая избыточность обеспечивает дополнительную гибкость. BR0–BR7 применяются для указания адреса перехода в соответствующих командах перехода (если адрес перехода не кодируется в команде явно). В CPUID 0 и CPUID 1 находится информация о производителе, в регистре CPUID 2 – серийный номер процессора, а в регистре CPUID 3 задается тип процессора (семейство, модель, версия архитектуры и т. п.) и число CPUID-регистров. Разряды регистра CPUID4 указывают на поддержку конкретных особенностей IA-64, которые реализованы в данном процессоре.  60. Характерные черты современных универсальных микропроцессоров 1.Суперскалярная архитектура, обеспечивающая одновременное выполнение нескольких команд в параллельно работающих исполнительных устройствах 2.Динамическое изменение последовательности команд (выполнение команд с опережением – спекулятивное выполнение). 3.Конвейерное исполнение команд. 4.Предсказание направления ветвлений. 5.Параллельная обработка потоков данных. 6.Предварительная выборка команд и данных 7.Многоядерная структура процессора. 8.Многопотоковая обработка команд. 9.Пониженное энергопотребление. 61. Микроархитектура Intel Core Intel Wide Dynamic Execution (широкое динамическое исполнение) Возможность исполнения большего числа операций за такт. Благодаря добавлению в каждое ядро декодеров и исполнительных устройств, каждое из ядер сможет выбирать из программного кода и исполнять до четырех х86 инструкций одновременно. На 4 декодера (один для сложных инструкций и три – для простых) микроархитектура Core предполагает наличие 6 портов запуска (один – Load, два – Store и три – универсальных) исполнительных устройств. Микроархитектура Core получила более совершенный блок предсказания переходов и более вместительные буферы команд, используемые на различных этапах анализа кода для оптимизации скорости исполнения. В дополнении к технологии micro-ops fusion (x86 инструкция распадается на последовательность микроопераций, которые выполняются процессором в этой же последовательности) микроархитектура Core получила технологию macro fusion. Данная технология направлена на увеличение числа исполняемых за такт команд и заключается в том, что ряд пар связанных между собой последовательных х86 инструкций, таких как, например, сравнение со следующим за ним условным переходом, представляются декодером одной микрокоманды. Т.о. пять выбранных х86 инструкций могут в каждом такте преобразовываться в четыре микрокоманды. Этим достигается увеличение темпа исполнения кода и некоторая экономия энергии. Intel Advanced Digital Media Boost (улучшенные цифровые медиа возможности) Блоки SSE в данных процессорах полностью 128-битные, что дает возможность увеличить количество данных, обрабатываемых процессором за такт. Ревизию системы команд SSE - расширение 8 новыми командами, а для процессоров (Penryn), выполненных по 45-нм технологическому процессу, использование нового набора команд SSE4.1, в который добавлено 47 новых команд, позволяющих ускорить, в том числе, кодирование видеозаписей с высоким разрешением и обработку фотоизображений. Advanced Smart Cache (улучшенный интеллектуальный кэш) наличие общей для всех ядер кэш-памяти второго уровня (L2), совместное использование которой снижает энергопотребление и повышает производительность. При этом, по мере необходимости, в двухъядерном процессоре одно из ядер может использовать весь объем кэш-памяти L2 при динамическом отключении другого ядра. Smart Memory Access (интеллектуальный доступ к памяти) 6 независимых блоков предварительной выборки данных. Два блока нагружаются задачей предварительной выборки данных из памяти в общий L2 кэш. Еще по два блока работают с кэшами L1 каждого ядра. Каждый из этих блоков независимо друг от друга отслеживает закономерные обращения (потоковые, либо с постоянным шагом внутри массива) исполнительных устройств к данным. Базируясь на собранной статистике, блоки предварительной выборки стремятся подгружать данные из памяти в процессорный кэш еще до того, как к ним последует обращение. предусматривает специальные алгоритмы, позволяющие с достаточно высокой вероятностью устанавливать зависимость последовательных команд сохранения и чтения данных, и дает возможность применять внеочередное выполнение инструкций к этим командам, процессор получает возможность более эффективного использования собственных исполнительных устройств. В случае ошибки в определении зависимых инструкций загрузки и сохранения данных, технология детектирует возникший конфликт, перезагружает корректные данные и инициирует повторное исполнение «ошибочно» выполненной ветви кода. Intelligent Power Capability интерактивное подключение тех собственных подсистем, которые используются в данный момент. Каждое из процессорных ядер поделено на большое количество блоков и внутренних шин, питание которыми управляется раздельно посредством специализированных дополнительных логических схем. 62. Особенности микроархитектуры Intel Nehalem Основными отличительными чертами данной микроархитектуры являются следующие:
63. Декодирование команд х86 в процессоре Intel Nehalem Сначала х86 инструкции выбираются из кэш-памяти команд. Если в потоке команд оказывается команда условного перехода (ветвление программы), то включается механизм предсказания ветвления, который формирует адрес следующей выбираемой команды до того, как будет определено условие выполнения перехода. Основной частью блока предсказания ветвлений является ассоциативная память, называемая буфером адресов ветвлений (Branch Target Buffer), в котором хранятся адреса ранее выполненных переходов. Кроме того, ВТВ содержит биты, хранящие предысторию ветвления, которые указывают, выполнялся ли переход при предыдущих выборках данной команды. При поступлении очередной команды условного перехода указанный в ней адрес сравнивается с содержимым ВТВ. Если этот адрес не содержится в ВТВ, то есть ранее не производились переходы по данному адресу, то предсказывается отсутствие ветвления. В этом случае продолжается выборка и декодирование команд, следующих за командой перехода. При совпадении указанного в команде адреса перехода с каким-либо из адресов, хранящихся в ВТВ, производится анализ предыстории. В процессе анализа определяется чаще всего реализуемое направление ветвления, а также выявляются чередующиеся переходы. Если предсказывается выполнение ветвления, то выбирается и загружается в конвейер команда, размещенная по предсказанному адресу. В дополнение к уже имеющемуся в Intel Core блоку предсказания переходов был добавлен в Nehalem ещё один «предсказатель» второго уровня. Он работает медленнее, чем первый, но зато благодаря более вместительному буферу, накапливающему статистику переходов, обладает лучшей глубиной анализа. Далее разделенные х86 инструкции на простые и сложные организуются в виде очередей на входах четырех декодеров. Декодеры преобразуют х86 команды в микрокоманды, под управлением которых в процессоре выполняются элементарные операции (микрооперации). Как в Intel Core, три декодера используются для обработки простых инструкций, один – для сложных. Каждая простая х86 инструкция преобразуется в 1–2 микрокоманды, а для сложной инструкции из памяти микрокода (u Code ROM) выбирается последовательность микрокоманд (микропрограмма), которая содержит более двух микрокоманд (технология micro-ops fusion). Используя технологию macro fusion, четыре декодера могут обработать одновременно пять х86 команд, преобразуя их в четыре микрокоманды. В Nehalem увеличилось число пар x86 команд, декодируемых в рамках этой технологии «одним махом». Кроме того, технология macro fusion стала работать и в 64-битном режиме. Следующее усовершенствование - блок Loop Stream Detector. Этот блок появился впервые в процессорах с микроархитектурой Core и предназначался для ускорения обработки циклов. Определяя в программе циклы небольшой длины, Loop Stream Detector сохранял их в специальном буфере, что давало возможность процессору обходиться без их многократной выборки из кэша и предсказания переходов внутри этих циклов. В процессорах Nehalem блок LSD стал ещё более эффективен благодаря его переносу за стадию декодирования инструкций. Иными словами, теперь в буфере LSD сохраняются циклы в декодированном виде, из-за чего этот блок стал несколько похож на Trace Cache процессоров Pentium 4. Однако, Loop Stream Detector в Nehalem – это особенный кэш. Во-первых, он имеет очень небольшой размер, всего 28 микроопераций, во-вторых, в нём сохраняются исключительно циклы. После декодирования производится переименование регистров, переупорядочение (Retirement Unit) и сохранение до момента выполнения 128 микрокоманд в буфере. На следующем этапе планировщик (Scheduler) через станцию резервирования (Reservation Station – RES), вместимостью до 36 инструкций (Intel Core – 32 инструкции), отправляет микрокоманды непосредственно на исполнительные устройства. Процессоры Nehalem способны отправлять на выполнение до шести микроопераций одновременно. В каждом ядре процессора Intel Nehalem используются три универсальных порта (Port0, Port1, Port5) для связи с различными исполнительными устройствами, два порта (Port3, Port4) для организации записи/загрузки (Store) адреса и данных в память и один (Port2) для организации чтения/выгрузки (Load) данных из памяти. Универсальные порты осуществляют связь с тремя блоками для обработки целочисленных 64-битных данных (ALU), выполнения сдвигов (Shift) и операций сравнения (LEA); с тремя блоками для обработки чисел с плавающей точкой (FAdd, FMul, FPShuffes); с тремя 128-битными блоками для обработки потоковых данных (SSE); с одним блоком для исполнения переходов (Branch); со специальными блоками Divide (деление), Complex Integer (сложные целочисленные операции). В данном процессоре (ядре), как и в любом другом современном процессоре, реализована конвейерная технология обработки команд. Длина каждого из четырех конвейеров составляет 14 ступеней. |
Похожие:
 |
1. Показать развитие и классификацию однопроцессорных архитектур. 2 В чем суть матричного и векторно-конвейерного способов организации simd-архитектуры? 5 |
|
Столлингс В. Структурная организация и архитектура компьютерных систем. 5-е издание Гуров В. В. Архитектура микропроцессоров: Учебное пособие. – М интернет-Университет Информационных Технологий: бином. Лаборатория... |
 |
Конспект лекций Архитектурная организация процессора ЭВМ. Структура машинной команды. Способы адресации. Особенности архитектур микропроцессоров.... |
|
Тема Архитектура предприятия Исторические аспекты архитектуры предприятия.... Ения. Комплекс проектов совершенствования деятельности. Пути развития архитектуры предприятия. Типичные пользователи. Архитектура... |
|
Демографически-структурная теория и ее применение в изучении социально-экономической... Специальность 07. 00. 09 – историография, источниковедение и методы исторического исследования |
|
Правила эксплуатации машины Организация технического обслуживания... Путевые машины работают на открытом воздухе запыленность широкий диапазон изменений температуры частые нагрузки рабочих органов и... |
|
Руководство по формированию заявок на включение сведений о спортсменах... Положением о порядке включения сведений о спортсменах во всероссийскую классификацию по сноуборду и классификацию Международной федерации... |
|
Контрольные вопросы Темы для сообщений Структурная организация мк. Память и регистры мк. Ассемблер. Группа команд передачи данных |
|
Отчёт по производственной практики в депо Новокузнецк-Северный. «Структурная организация депо» Объектом прохождения практики является пто новокузнецк-Северный, организация работы пунктов технического обслуживания и текущего... |
|
Рограммирование на языке ассемблера и организация машины перевод... С38 Мини-эвм pdp-11: Программирование на языке ассемблера и организация машины: Пер с англ.— M.: Мир, 1984.—272 с., ил |
|
Курсовая работа это неотъемлемая часть самостоятельной работы студентов... Краткие сведения для выполнения курсовой работы по предмету «Структурная геология» |
|
Говоря в общем, можно заметить, что великая и ужасная сила электричества... Нормативная база, определяющая пути синусоидальных электрических сигналах частоты 50 Гц способна ввергнуть любого неофита в ужас... |
|
Конкурсная документация на проведение открытого конкурса по выбору... Ппо “Функциональная подсистема «Мобильные приложения Системы управления краудсорсингом»” [проект «Развитие краудсорсинговой инфраструктуры»... |
|
Управление ит-инфраструктурой Понятие «информационно-технологическая инфраструктура», связь с понятиями «архитектура предприятия», «архитектура информационной... |
|
Пояснительная записка Версия 4 от “22” октября 2005 года Архитектура программного обеспечения, электронное государство, стандартизация, профиль стандартов, стандартизованные спецификации,... |
|
Реферат удк 681 06 Пояснительная записка к курсовой работе содержит... Ключевые слова: архитектура предприятия, бизнес-процесс, бизнес-архитектура, бизнес-модель, модель предприятия |