Учебное пособие Москва Издательство Московского государственного университета леса 2012 удк 004. 896(075) Е92 Разработано в соответствии с Федеральным государственным

Список литературы

4. 
   DE2-70 Development and Education Board. Интернет ресурс.
   

• 
  Type – тип внутрикристальной памяти (RAM/ROM);
  
• 
  Dual Port-Access – включение поддержки двухпортового доступа;
  
• 
  Single Clock operation – в случае включения поддержки двухпортового доступа, данная опция становится активна, она включает поддержку выполнения операций чтения/записи за один такт;
  
• 
  Read During Write Mode – в случае поддержки двухпортового доступа, данная опция определяет, какие данные выдавать при чтении ячейки в которую производят запись в данный момент по другому порту (Don’t Care – любые данные, OLD DATA – выдавать старые данные);
  
• 
  Block type – определение на основе каких элементов FPGA будет строиться данная память (Auto автоматическое определение, M9K строить память на основе встроенной памяти FPGA);
  
• 
  Data Width – определение ширины данных;
  
• 
  Total Memory Size – общий объем памяти;
  
• 
  Minimize memory block usage – минимизация использования блоков памяти, эта опция становится активной для определенных моделей FPGA;
  
• 
  Slave s1 latency – определение задержки для операций чтения для порта s1 (1,2 такта);
  
• 
  Slave s2 latency – определение задержки для операций чтения порта s2, в случае двухпортового режима;
  
• 
  Initialize memory content – включение инициализации содержимого памяти с помощью файла инициализации;
  
• 
  Enable non-default initialization file – подключение не создаваемого по умолчанию файла инициализации памяти (если не выбирать данную опцию, будет создан пустой файл инициализации, имя которого, будет такое же, как у данного IP ядра);
  
• 
  Enable In-System Memory Content Editor Feature – включение поддержки динамического изменения содержимого памяти, с помощью средств отладки In-System Memory Content Editor.
  

• 
  Hardware Multiply – параметр определяет на основе каких элементов FPGA будет реализовано умножение (на основе логических элементов, встроенных умножителей, либо умножение не будет реализовано вообще).
  
• 
  Hardware Divide – опция, использование которой подключает аппаратную реализацию деления в процессоре.
  
• 
  Reset Vector – здесь указывается память и смещение от ее начала, куда будет передаваться управление после сброса процессорной системы;
  
• 
  Exception Vector – – параметры, определяющие память и смещение от её начала, куда будет передаваться управление в случае возникновения прерываний, исключений и ловушек.
  
• 
  Include MMU – включение модуля управления памятью.
  
• 
  Fast TLB Miss Exception Vector – здесь указывается память и смещение, куда следует передавать управление в случае TLB промаха;
  
• 
  Include MPU – включение модуля защиты памяти.
  

• 
  Instruction Cache – размер КЭШа инструкций;
  
• 
  Enable Burst – включение режима burst для кэш памяти;
  
• 
  Include tightly coupled instruction master port(s) – включение портов для подключения сильно связанной памяти с инструкциями;
  
• 
  Number of ports – определяет количество портов для памяти со сильно связными инструкциями или данными;
  
• 
  Data Cache – определяет размер КЭШа данных;
  
• 
  Data Cache Line Size – параметр определяющий размер строки КЭШ памяти;
  
• 
  Include tightly coupled data master port(s) – включение портов для подключения сильно связанной памяти с данными.
  

• 
  Interrupt Controller – параметр определяющий тип контроллера прерываний (внутренний или внешний);
  
• 
  Number of shadow register set – количество наборов теневых регистров;
  
• 
  Include cpu_resetrequest and cpu_resettaken_signals – подключение к процессору сигналов запроса сброса и сброс обработан;
  
• 
  Assign cupid control register value manually – назначить идентификатор процессорной системы вручную;
  
• 
  Illegal instruction (always present with MMU and MPU) – включение проверки исключений на неправильные инструкции;
  
• 
  Division error – включение исключений при ошибке деления;
  
• 
  Misaligned memory access – включение исключений при доступе к памяти по невыровненным адресам;
  
• 
  Extra exception information – включение дополнительной информации об исключениях;
  

• 
  Process ID (PID) bits – этот параметр определяет количество бит, отводимых под идентификатор процесса;
  
• 
  Optimize Number of TLB Entries Based On Device Family (256 Entries) – данная опция включает оптимизацию количества записей TLB в зависимости от семейства FPGA;
  
• 
  TLB Entries – параметр определяющий количество TLB записей. Он активен в случае, если отключена опция оптимизации количества записей TLB;
  
• 
  TLB Set-Associativity – параметр определяющий количество линий модульно-ассоциативного TLB;
  
• 
  Micro DTLB Entries – количество DTLB микро записей;
  
• 
  Micro ITLB Entries – количество ITLB микро записей;
  
• 
  Use Limit for Region Range – включение ограничений на диапазон областей памяти;
  
• 
  Number of Data Regions – количество областей с данными;
  
• 
  Number of Instruction Regions – количество областей с командами;
  
• 
  Minimum Data Region Size – минимальный размер одной области с данными;
  
• 
  Minimum Instruction Region Size – параметр определяющий минимальный размер области с командами.
  

• 
  Select a debugging mode – определяет один из 5 уровней отладки. По мере увеличения уровня, увеличиваются возможности отладки и требуемые для этого ресурсы кристалла. На уровне No debugger в процессоре будет отсутствовать модуль отладки, не будет возможности загружать программы в процессорную систему и проводить их отладку. Максимальным уровнем отладки является Level 4. У пользователя появляется возможность загружать программы, проводить отладку загруженных программ, включать аппаратные точки останова и точки контроля данных. Кроме того, появляется возможность осуществлять трассировку программы и наблюдать за доступом к данным, причем размещенных как внутри кристалла, так и вне его;
  
• 
  Include debugreq and debugack signals – данный параметр добавляет в процессор сигналы запроса отладки и сигналы подтверждения отладки;
  
• 
  Break Vector – в этих полях указывается, память и смещение, куда передавать управление в случае достижения точек останова;
  
• 
  OCI Onchip Trace – определяет количество кадров, которые необходимо хранить при внутрикристальной трассировке;
  
• 
  Automatically generate internal 2X clock signal – опция включает автоматическую генерацию синхросигналов с двойной частотой.
  

• 
  В левом списке отражаются дополнительные инструкции, которые могут быть подключены к процессору;
  
• 
  В правом списке отображаются подключенные инструкции. Здесь представлены следующие поля: имя, количество тактов необходимых для выполнения инструкции, количество портов и код операции;
  
• 
  Кнопка “Add” подключает инструкции из левого списка;
  
• 
  Кнопка “Import” позволяет импортировать новые дополнительные инструкции, в том числе созданные пользователем;
  
• 
  Кнопка “Remove” удаляет инструкцию из процессора;
  
• 
  Кнопка “Edit” позволяет изменить параметры дополнительной инструкции;
  
• 
  Кнопки “Move Up” / “Move Down” позволяют менять порядок дополнительных инструкций в списке.
  

• 
  Width (1-32 bits) – параметр, определяющий ширину данных;
  
• 
  Direction – здесь указывается тип параллельного порта, двунаправленный с третьим состоянием, входной, входной и выходной с раздельными однонаправленными шинами и выходной;
  
• 
  Output Port Reset Value – здесь указывается значение, которое будет возникать после сигнала сброса, при настройке параллельного порта как выходного;
  
• 
  Enable individual bit setting/clearing – включение данного параметра позволяет побитно устанавливать и сбрасывать значения для выходного порта;
  
• 
  Synchronously capture – данный параметр включает регистры захвата фронта для входного порта;
  
• 
  Edge Type – здесь определяется тип фронта, который будет детектироваться регистрами фронта (восходящий, нисходящий и любой);
  
• 
  Enable bit-clearing for edge capture register – включение параметра, позволяющего побитно очищать регистр фронта;
  
• 
  Generate IRQ – данная опция включает генерацию сигналов прерывания для входного порта;
  
• 
  IRQ Type – определяет условие по которому будет генерироваться прерывания;
  
• 
  Hardwire PIO inputs in test bench – данный параметр включает инициализацию входных портов определенным пользователем значением при проведении тестов.