Правительство Российской Федерации Федеральное государственное автономное образовательное учреждение высшего профессионального образования

Скачать 1.44 Mb.

Название	Правительство Российской Федерации Федеральное государственное автономное образовательное учреждение высшего профессионального образования
страница	4/23
Тип	Документы

rykovodstvo.ru > Руководство эксплуатация > Документы

1 2 3 4 5 6 7 8 9 ... 23

Ведение

Радиолокационные станции раннего предупреждения о ракетном нападении ведут непрерывный контроль воздушного пространства далеко за пределами границ РОСИИ, обеспечивая наличие большого подленного времени для приведения системы ПВО в боевую готовность с целью защиты территории страны от ракет вероятного противника.

В рассматриваемой РЛС в качестве обрабатывающего устройства используется вычислительный комплекс, предназначенный для приема информации, поступающей в реальном масштабе времени от других устройств РЛС (абонентов), отображения результатов контроля этих устройств на экранах рабочих мест операторов и формирования управляющей информации для этих абонентов. Для реализации этой задачи должна быть разработана ячейка, которая могла бы принять данные параллельного 16-ти разрядного кода интерфейса PIOX, используемого управляющей ЭВМ (коды технического и функционального управления) и передать эти данные в последовательном коде на абоненты:

- передающее устройство;

- принимающее устройство;

- синхронизатор;

- антенно-фидерное устройство.

Информация технического и функционального контроля в последовательном коде от перечисленных выше устройств должна быть принята ячейкой во внутреннее ОЗУ и передана в управляющую ЭВМ в параллельном коде по ее запросу.

Получив сигналы запроса ячейка транслирует ее в модули цифровой обработки сигналов (ЦОС) ЭВМ. Модуль ориентирован на приём и цифровую обработку сигнальной информации в реальном масштабе времени.

Модуль ЦОС и ячейка информационного обмена (3Д-Я202) соеденены шлейфом. Обмен данными с ячейкой по интерфейсу PIOX производится пакетами. Интерфейс представляет собой 16 параллельных линий данных PIO и две управляющие линии PIO_WR PIO_RD (запись и чтение).

По интерфейсу PIOX доступны:

- общие регистры ячейки;

- регистры контроллеров интерфейсов;

- ОЗУ контроллеров интерфейсов.

В данном дипломе осуществлена разработка программы для обеспечения функционирования этого интерфейса. Программа написана на языке VHDL.

4.1 ПЛИС

5.1.1 Общие сведения

ПЛИС (программируемая логическая интегральная схема) - это большие интегральные микросхемы матричного типа, позволяющие программным способом реализовать логические функции большой сложности. Физическим ограничением быстродействия присущей всем традиционным архитектурам процессоров является последовательное выполнение команд. Архитектура ПЛИС имеет потенциально большее быстродействие по сравнению с микроконтроллерами и DSP процессорами. Это объясняется возможностью аппаратного распараллеливания вычислений.

Тенденция развития ПЛИС заключается не в конкуренции с микропроцессорами. Современный подход к проектированию сложных систем заключается, скорее, в удачном совмещении архитектур ПЛИС и процессоров. При этом происходит органичное дополнение: возможность скоростной обработки данных в реальном времени; реализации узкоспециальных алгоритмов, с жесткими временными диаграммами; большое число пользовательских выводов с широкими возможностями процессоров для решения математических и алгоритмических задач.

Другой областью применения ПЛИС является построения высокоскоростных систем ввода/вывода данных, благодаря встроенным скоростным приемопередатчикам, а также большому количеству пользовательских выводов (современные ПЛИС имеют более 1000 пользовательских выводов!) что делает их, зачастую, единственно приемлемым решением.

Еще одной областью применения ПЛИС явялется прототипирование заказных СБИС (ASIC), когда проект сначала реализуется на ПЛИС, а затем переводится в базис заказной микросхемы.

Исходя из вышесказанного, можно перечислить основные области применения ПЛИС:

Высокоскоростная обработка данных;

Алгоритмы ЦОС, особенно где требуется обработка данных в реальном времени;

Задачи обработки информации, требующие большого количества пользовательских выводов;

Промежуточных этап проектирования СБИС;

Узкоспециальные алгоритмы, построенные на жестких временных диаграммах;

Проекты, где требуется большое число портов ввода-вывода.

В настоящее время наибольшую распространенность получили два типа архитектур ПЛИС:

1) CPLD (англ. complex programmable logic device). Примерами ПЛИС данной архитектуры является семейство MAX фирмы Altera и CoolRunner фирмы Xilinx. Для архитектур данных ПЛИС характерны крупные логические блоки - макроячейки (macrocells). Современные ПЛИС содержат до нескольких сотен макроячеек. Каждая макроячейка реализует функцию нескольких переменных и содержит триггер для хранения полученного результата. Для ПЛИС данной архитектуры характерно крайне низкая потребляемая мощность в статическом режиме (потребляемый ток порядка десятков микроампер), которая линейно возрастает с увелчением тактовой частоты. Также для данной архитектуры характерны жесткие временные задержки между макроячейками а следовательно и выводами микросхемы. Типичное время задержки между выводами (pin-to-pin) составляет единицы наносекунд. Прошивка ПЛИС данной архитектуры хранится внутри микросхемы в энергонезависимой памяти. [1]

2)FPGA (англ. field-programmable gate array). ПЛИС данной архитектуры обладают намного более развитой архитектурой, по сравнению с CPLD. Основной структурной единицей ПЛИС данной архитектуры является LUT(англ. Lookup tables) - таблицы преобразования, позволяющие реализовывать логические функции. Современные ПЛИС содержат аппаратные умножители в том числе с накоплением (MAC), блоки внутренней памяти, аппаратные интерфейсы для DDRx SDRAM, аппаратные ядра PCIexpress, встроенные микропроцессорные ядра, трансиверы для организации скоростной передачи данных между ПЛИС и внешними устройствами. [1]

В процессе проектирования устройств на ПЛИС используют языки описания устройств HDL (Hardware description language) - VHDL, Verilog, Abel, AHDL. Ранее был распространен способ проектирования с помощью рисования схемотехники. Этап проектирования устройства на ПЛИС заключается в описании устройства на языке HDL, перевода описания в базис выбранной ПЛИС, трассировка внутренних ресурсов ПЛИС в соответствии с со списком цепей, генерация результирующей прошивки.

На данный момент основными производителями ПЛИС являются: Xilinx, Altera, Actel, Lattice. [19]

1 2 3 4 5 6 7 8 9 ... 23

Похожие:

	Правительство Российской Федерации Федеральное государственное автономное... Федеральное государственное автономное образовательное учреждение высшего профессионального образования		Правительство Российской Федерации Федеральное государственное автономное... Федеральное государственное автономное образовательное учреждение высшего профессионального образования
	Правительство Российской Федерации Федеральное государственное автономное... Федеральное государственное автономное образовательное учреждение высшего профессионального образования		Правительство Российской Федерации Федеральное государственное автономное... Федеральное государственное автономное образовательное учреждение высшего профессионального образования
	Правительство Российской Федерации Федеральное государственное автономное... Федеральное государственное автономное образовательное учреждение высшего профессионального образования		Правительство Российской Федерации Федеральное государственное автономное... Федеральное государственное автономное образовательное учреждение высшего профессионального образования
	Правительство Российской Федерации Федеральное государственное автономное... Федеральное государственное автономное образовательное учреждение высшего профессионального образования		Правительство Российской Федерации Федеральное государственное автономное... Федеральное государственное автономное образовательное учреждение высшего профессионального образования
	Правительство Российской Федерации Федеральное государственное автономное... Федеральное государственное автономное образовательное учреждение высшего профессионального образования		Правительство Российской Федерации Федеральное государственное автономное... Федеральное государственное автономное образовательное учреждение высшего профессионального образования
	Правительство Российской Федерации Федеральное государственное автономное... Федеральное государственное автономное образовательное учреждение высшего профессионального образования		Правительство Российской Федерации Федеральное государственное автономное... Федеральное государственное автономное образовательное учреждение высшего профессионального образования
	Правительство Российской Федерации Федеральное государственное автономное... «Формирования и реализация инновационной политики коалиционного правительства Великобритании»		Правительство Российской Федерации федеральное государственное автономное... Маркетинговый план для усиления конкурентоспособности компании «Прогноз» 53
	Правительство Российской Федерации Федеральное государственное автономное... Регрессионный анализ влияния макрофакторов на показатели банковской деятельности 21		Правительство Российской Федерации Федеральное государственное автономное... Зона свободной торговли асеан – Австралия и Новая Зеландия

Руководство, инструкция по применению

Заказать интернет-магазин под ключ!